FPGA開発ボード #1 | VivadoでBasys 3用プロジェクトを作成

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お久しぶりです。
前回の投稿からだいぶ時間が経ってしまいました。

申し訳ありません。

前置き

今回は、前回インストールしたFPGA開発ソフトのVivadoを使用して、
Basys 3用の新規プロジェクトを作成するところまで進めます。

Vivadoでは、使用する機器によって、プロジェクト作成前に事前準備が必要になるケースがあります。

私の環境では、Digilent製のBasys 3がVivadoに登録されていなかったため、
プロジェクトを作成する前にボードファイルを追加する必要がありました。

よって、新規プロジェクトを作成するまでの手順を、大まかに整理すると以下のようになります。

  1. Basys 3のボードファイルをGitHubから入手する
  2. 取得したボードファイルをVivadoに登録する
  3. Basys 3用の新規プロジェクトを作成する

手順に入る前におさらいですが、今回の開発環境はこんな感じです。
（2026/8/11時点）

OSUbuntu 24.04.4 LTS (64-bit)
CPUAMD Ryzen™ 7 9700X
MotherboardASUS ROG STRIX B650E-I GAMING WIFI
MemoryCORSAIR DDR5-6400MHz 16GB ×2
GPUNVIDIA RTX A2000 (6GB)
VivadoVivado 2026.1

1. Basys 3のボードファイルをGitHubから入手する

  1. Digilent公式のGitHubを確認します
  2. vivado-boardsリポジトリを開きます
  3. ボードファイルの保存先を決めます
    私の場合は、<~/.local/share>ディレクトリを使用
  4. Ubuntuのターミナルから、ボードファイルを保存するディレクトリへ移動します
Bash
cd ~/.local/share
  1. DigilentのGitHubリポジトリをクローンします
Bash
git clone --depth 1 https://github.com/Digilent/vivado-boards.git digilent-vivado-boards
  1. クローンが正常に完了すると、<~/.local/share>内に
    <digilent-vivado-boards>ディレクトリが作成されます

2. 取得したボードファイルをVivadoに登録する

概要

Vivadoでは、ボードファイルの保存先を登録することで、標準では表示されない開発ボードを認識できるようになります。

今回は、前項で取得したボードファイルの保存先をVivado_init.tclに登録し、Vivado起動時に自動で読み込まれるよう設定します。

詳細

  1. Ubuntuのターミナルから、Vivadoの初期設定ファイルを保存するディレクトリを作成します

※Vivadoは、起動時に<~/.Xilinx/Vivado/Vivado_init.tcl>をユーザー用の初期設定ファイルとして読み込みます。

Bash
mkdir -p ~/.Xilinx/Vivado
  1. Ubuntuのターミナルから、Vivado_init.tclを作成します
Bash
nano ~/.Xilinx/Vivado/Vivado_init.tcl
  1. ボードファイルの保存先を記述します

※このコマンドは、前項で取得したボードファイルの保存先を、
Vivadoが参照するボードリポジトリとして設定しています。
Vivado_init.tclが既に存在している場合は、ファイルの末尾へ追記します。

Bash
set_param board.repoPaths [list [file join $env(HOME) .local share digilent-vivado-boards new board_files]]
  1. Vivado_init.tclを保存して、nanoを終了します

Ctrl + O : ファイルを保存
Ctrl + X : nanoを終了

  1. Vivadoを起動します
  2. Tcl Consoleを立ち上げます
  1. Tcl Consoleが立ち上がると画面下に「Tcl Console」タブが表示されます
  1. 初期設定が読み込まれていることを確認します
    Tcl Consoleにて、以下のコマンドを実行します
Bash
get_param board.repoPaths
  1. 以下の保存先ディレクトリが表示されることを確認します
  1. Basys 3が認識されていることを確認します
    Tcl Consoleにて、以下のコマンドを実行します
Bash
get_board_parts *basys3*
  1. 以下のようなボード情報が表示されれば登録完了です

3. Basys 3用の新規プロジェクトを作成する

  1. ホーム画面の「New Project」を選択します
  1. プロジェクト名ならびにファイルの保存先を設定します
Create project subdirectory

ファイルの保存先に設定したディレクトリに、プロジェクト名でディレクトリを増やすかという設定になります。

プロジェクト名：FPGA
保存先ディレクトリ：<~/firmware>

保存先(チェック有り)：<~/firmware/FPGA/>
保存先(チェック無し)：<~/firmware/>

  1. 設定が完了したら「Next」で進みます
  1. 作成するプロジェクトの種類を選択します
RTL Project

VerilogやVHDLを使って、FPGA内部に作るデジタル回路を設計するためのプロジェクトです。

通常、FPGAの回路を新しく作成する場合は、このプロジェクトを選択します。

Verilog／VHDL

ハードウェア記述言語（HDL：Hardware Description Language）の一種

FPGA内部に作るデジタル回路の構成や動作を記述するために使用

Post-synthesis Project

VerilogやVHDLから作成された回路データを読み込み、その後の配置配線や解析を行うためのプロジェクトです。

別の開発ツールで作成したデータや、過去に作成したデータを再利用する場合などに使用します。

論理合成

VerilogやVHDLの記述から、FPGA内部に作る回路データを作成する処理

I/O Planning Project

どの信号をFPGAのどの端子へ割り当てるか、使用する電圧や端子数に問題がないかなどを検討するためのプロジェクトです。

FPGAを搭載した基板を設計する際、端子配置を先に決めたい場合などに使用します。

Imported Project

Vivado以外の対応している開発ソフトで作成したプロジェクトを、Vivadoへ移行するためのプロジェクトです。

Vivado 2026.1では、Synplifyで作成したプロジェクトファイルを読み込む場合に使用します。
（2026/8/11時点）

Synplify

Synopsys社が提供するFPGA向けの開発ソフト

Example Project

Vivadoにあらかじめ用意されているサンプルやテンプレートをもとに作成するプロジェクトです。

回路やIPの使用例を確認したい場合や、サンプルをもとに動作を試したい場合に使用します。

  1. 選択が完了したら「Next」で進みます
  1. Source Fileを追加します

Source File

FPGA内部に作る回路の構成や動作を記述したファイル
VerilogやVHDLなどで作成

  1. 今回はプロジェクト作成後に追加するため、そのまま「Next」で進みます
  1. Constraint Fileを追加します

Constraint File

FPGAの端子割り当てやクロック条件など、回路を実装するための条件を記述したファイル

Vivadoでは主にXDC形式を使用

  1. 今回はプロジェクト作成後に追加するため、そのまま「Next」で進みます
  1. 使用するFPGAもしくは開発ボードを選択します
  2. 今回はBasys 3を使用するので、「Basys 3」と検索して該当のボードを選択します

※「2. 取得したボードファイルをVivadoに登録する」が完了していない場合は表示されません。

  1. 選択が完了したら「Next」で進みます
  1. プロジェクトの設定内容を確認します
  2. 内容に問題がなければ「Finish」を選択します
  1. 以下のようなプロジェクト画面が表示されれば作成完了です

まとめ

今回は、Digilentが公開しているボードファイルをVivadoへ登録し、Basys 3用の新規プロジェクトを作成しました。
これで、Basys 3を使用してFPGA回路を開発する準備が整いました。

次回は、ソースファイルと制約ファイルを追加し、実際にBasys 3上で回路を動かしていきます。

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